CPLD/FPGA - ネット私物化

CPLD

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開発環境の確立

CPLDの勉強にヒューマンデータさんのCPLD学習ボードを購入した。XSP-019KITを購入した理由は、PLCC44ソケットなのでライターとしても使用できそうであったし、何よりXSP-019KITを使った参考書があったからだ。色々と問題にぶつかったので、状況を記録しておく。

1.ISEのバージョンが参考書と合わない

まず、最初にぶつかった問題。参考書とザイリンクスで公開されているISE（CPLDの総合開発環境）のバージョンが合わない。バージョンが合わないとメニューやボタン、レイアウトがまったく違う。散々なやんだが、参考書の筆者のサポートページにISEの過去バージョンのリンクが貼ってある。その他、FAQなどもとても参考になった。

2.プリンタポートがない

まず、手順を通そうとして、ぶつかったのがコレ。PCを新しくしてしまったため、レガシーポートがなくなってしまった。単純にプリンタポートがあれば良いのかと思って、玄人志向さんの1P-LPPCI3を購入し、とりつけた。デバイスマネージャ上は確かにLPT1ができ、ソフトウェア上でもポートは認識しているようだが、JTAG（この場合だと、XSP-019KITのボード）を認識しない。ポートのアドレス番号が異なるせいかと思い、あれこれしてみる（マザーボードに元々付いているものだと0x0378とか、追加の場合はまた異なったアドレスとなる）。

ザイリンクスのサポートページ
JTAG関連のサポート

過去バージョン
リンク

JTAG関連
リンク

上記での対応を色々とやってみるが、結局は上手くいかず断念。ちなみに、他のPCのレガシーパラレルポートを使用すると上手くいった。この問題は根強く残っているのか。痛い出費だが、レガシーポートに頼らない開発環境を構築したかったので、純正のJTAGを購入することに（ここ）。なんでこんなに高いんだ。どうやらザイリンクスが価格をコントロールしている（？）みたい。ネットでちょっと探して一番安かったところで購入した。時間があればクローンJTAGを開発したかった。

3.XSP-019KITと純正JTAGの融合

せっかくXSP-019KITも購入していたので、純正JTAGとの融合を試みる。XSP-019KITの回路、RP7の集合抵抗を外し、ジャンパピン(7P)に取り替えた。これでTDO/TDI/TCK/TMSピンを確保できるようになる。また、VREF(3.3V)とGNDのピンもボート上にTPがあるので、それをジャンパピン(1P)に取り替えた。これで書き込むことができると思ったらドライバがない、というかISEが純正JTAGを認識しない。ISEのバージョンが古すぎて認識しない（ドライバもないし、ソフトウェアが対応していない）模様。仕方がないので、適当に新しめのISEを再インスト。緊張しながら、書き込みへ(iMPACT起動時には、ボードに火を入れておく必要がある)。ようやく成功～！これで、XSP-019KITを焼き冶具/テストボードとして使用できる。

4.CoolRunner XPLA3 CPLDの販売先

XSP-019KITが使用しているCPLDは、型番：XCR3064XL-10PC44Cであるが、現状で販売しているところがない（商社経由ならあるかも…）。千石電商にワンランク落ちるが、XCR3032XLが売っていた。この辺を調べていてわかったけど、型落ち品じゃｎ(いまさら)。暇ができたら、焼きボードを作ろうかな。

接続方法：
ボードを置いて、上から順に
2.TDO（紫）
4.TDI（白）
6.TCK（黄）
8.TMS（緑）
これと、GND/VREFを接続する。

ISEを使ったModelSimのやり方

使用環境：
ModelSim XE III/Starter 6.2g
ISE v9.2i

なぜか原因がわからないが、ISEからModelSimを呼ぶことができないので、それぞれ単独で使用しシミュレーションを行う方法を記しておく。
ISEで、目的のVHDLを記述後、
NewSourceにて、「Test Bench WaveForm」を選択、「ファイル名+_tb」を付け保存すると、ISE付属のWaveFormが起動する。
ここでは、入力信号をGUI形式で設定することができる(1からVHDLで記述することもできる)。
波形入力後、保存する。

今度は、ModelSimを起動する新規プロジェクトを立ち上げ、「ファイル名_tb.vhw」を読み込む(VHDLで記述された入力波形)。
コンパイルし、実行する。見たい波形をWaveに追加する。
（石の遅延情報は入っていない。
参考資料

ISEでのsdfファイル(遅延情報)の生成

SEでコンパイル後（Implement Designを実行後）に、Implement DesignのなかのGenerate Post-Place & Route Simlation Model
を実行する事によりワークディレクトリ下のnetgen/fitに配線後のソースファイル及びsdfファイルが出来上がっている。

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